問題： Verilog, Quartus II 的幾個問題. 發表時間： 2008/3/7 下午 9:56
提問者： foretek 等級： 鐘點工讀生 積分： 107 分 發送消息 查看用戶的所有發言		剛學Verilog,哪位能幫一下下面問題: 如果有一位的 reg a; 那么 always @ (a) 是不是 a 的上沿和下沿都能触发进程, 相当于 @ (posedge a or negedge a) ?还有, if(~a) 是否相当于 if (!a). 2. 如 reg {2:0] cnt; 那么 cnt <= cnt + 1; 是否相当于 cnt <= cnt + 3'b1; cnt <= cnt + 1'b1; 的结果是否也一样. 在QuartusII中, Warning: Reduced register cnt[0] with stuck data_in port to stuck value GND 是怎么回事?如何消除? 谢.

鮮花 ( 0 ) 臭雞蛋 ( 0 )     回覆主題    引用本留言    關注    推薦

第 1 樓      回覆主題：Verilog, Quartus II 的幾個問題. 發表時間： 2008/5/9 下午 4:36
提問者： ChangPeter 等級： 鐘點工讀生 積分： 6 分 發送消息 查看用戶的所有發言		1. reg a; always @(a)=> always @(posedge a or negedge a) 在意義上是相同,但是若電路做合成時,就會有不同了; 至於 ~a, 和 !a ,正確的用法是~a是用在邏輯運算式內, !a則是用在條件判斷式內o 例如: b = ~a; b = (!a)? 1'b1 : 1'b0; 2. reg [2:0] cnt; cnt <= cnt + 1; cnt <= cnt + 3'b1; cnt <= cnt + 1'b1; 三者基本上是會有模擬結果,但會有一些警告訊息(Warning)在做編譯時(Compile);合成電路時那就更會 有些不同了;最好是寫成 cnt <= cnt + 3'd1; 或者 cnt = cnt + 3'd1; 不然至少應該是 cnt = cnt + 1; 3. cnt[0] stuck to GND 應該是cnt 的bit 0 被接到 Ground 了,要檢查一下Code,看看cnt[0] 和data_in 是不是被固定到GND了o

鮮花 ( 0 ) 臭雞蛋 ( 0 )     回覆主題    引用本留言

發表新主題	--- 現有 1個回覆，共 1頁，目前第 1頁 ---